fpga动态配置DONE管脚总是输出低电平

这几天在做XILINX SPARTEN XC3S100E的动态配置下载功能。linux内核驱动关于GPIO的读写驱动都没有问题，采用slave serial模式，ARM主频297MHz。将PROG_B先置低延时后拉高，立刻就能检测到FPGA INIT输出高电平，表明FPGA内部RAM初始化完成，可以进行配置数据的加载了。CCLK时钟保证在2uS~6uS之间,全部数据main.bin文件72,668字节。数据下载完后DONE管脚就是不能输出高电平。下载过程我也检测了INIT管脚，一直保持为高电平，这说明CRC没有错误。 困惑了几天了，一直没有成功。请教有个这方面经历的高手解答。顺便提一下，JTAG下载一直都正常，下载完毕DONE就输出高电平，而我在程序里头GPIO管脚一能读到这个高电平。　　　　　　

CCLK时钟保证在2uS~6uS之间,这个不能固定么

是不是有数据丢失

还有引脚初始化是否匹配

　　　　　　

对不起，是我没表达清楚。是说CCLK的周期在2uS到6uS之间做过尝试，这个延时我是简单的for循环实现的。　　　　　　

不知你所讲的初始化匹配是否是讲ARM的GPIO方向设置。在ARM侧，我将M2 M1 M0,PROG_B、DO、CCLK都设置成输出方向，INIT、DONE设置为输入，用来读取检测FPGA的状态。