有谁会verlog uart testbench 救求

为什么波形模拟时dout  跟data_bus 都是xxxx?

module uart_top_tb();

wire [7:0]data_bus;
reg reset_n;
reg clk;
reg r_w;
reg cs;
reg rs;
reg [7:0]dout;
wire RxD;
wire TxD;
reg   sw;
reg  sw2;





uart_top brian(clk,reset_n,r_w,cs,rs,data_bus,RxD,TxD,IRQ,sw);


initial
begin
  forever#10 clk<=~clk;
end
   
  
  
initial

        begin
        
          #0   clk<=1'b0;reset_n<=1;r_w<=1;rs<=0;cs<=0; sw2<=1'b0; sw=1'b0;
        
         #100            reset_n<=0; r_w<=1; rs<=0;cs<=0;sw2<=1'b1;
         
         
         end
        
         
   
    always@(posedge clk or negedge reset_n)   
      if(sw2)
      
        begin
          if(data_bus[0]==1)
            begin
             dout<=8'h55;
              sw<=0;
            end
          else
            sw<=sw;
         end
      
       else begin
          dout<=dout;
             end  
     
           assign data_bus=(sw2)?dout:8'hzz;   
           
            
         
         
         
       initial #100 $finish;  
                          
         
         
         
         
         
         
         
        

   //data reciever



  






endmodule

您还在为了两百万退休金需要努力30年吗?
每天敲敲键盘,动动滑鼠经营这份事业,就能创造健康与财富
目前全球最热门的全新在家网路创业商机!!现在就免费试用90天  http://dan55123.weebly.com/
PS:谢谢您的阅读。如果您不感兴趣，很抱歉打扰您!!请将此文删除，祝版主事事顺心。 ^______^